一种基于虚拟仪器技术的任意波形发生器

Ｈａｒｄｗａｒｅ　Ｔｅｃｈｎｉｑｕｅ　一种基于虚拟仪器技术的任意波形发生器　王水鱼．冯晓靖　（西安理工大学自动化与信息工程学院，陕西西安７１００４８）　摘要：结合虚拟仪器技术，设计了一个基于ＦＰＧＡ的ＤＤＳ信号源。通过基于ＦＰＧＡ的下位机和　ＬａｂＶＩＥＷ的上位机配合，使之能够输出几种固定波形和任意波形。　关键词：ＦＰＧＡ；ＤＤＳ；虚拟仪器技术　中图分类号：ＴＰＩ５　文献标识码：Ａ　文章编号：ｌ６７４—７７２０（２０１３）１８—００１７—０３　Ｄｅｓｉｇｎ　ｏｆ　ａｒｂｉｔｒａｒｙ　ｗａｖｅｆｏｒｍ　ｇｅｎｅｒａｔｏｒ　ｂａｓｅｄ　ｏｎ　ｖｉｒｔｕａｌ　ｉｎｓｔｒｕｍｅｎｔ　ｔｅｃｈｎｏｌｏｇｙ　Ｗａｎｇ　Ｓｈｕｉｙｕ，Ｆｅｎｇ　Ｘｉａｏｊｉｎｇ　ｒＩｎｓｔｉｔｕｔｅ　ｏｆ　Ａｕｔｏｍａｔｉｏｎ　ａｎｄ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｅｎｇｉｎｅｅｒｉｎｇ，Ｘｉ　ａｎ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｔｅｃｈｎｏｌｏｇｙ，Ｘｉ　ａｎ　７１００４８，Ｃｈｉｎａ）　Ａｂｓｔｒａｃｔ：Ｕｓｉｎｇ　ｔｈｅ　ａｄｖａｎｃｅｄ　ｔｅｃｈｎｏｌｏｇｙ　ｏｆ　ｖｉｒｔｕａｌ　ｉｎｓｔｒｕｍｅｎｔ，ｔｈｉｓ　ｐａｐｅｒ　ｄｅｓｉｇｎｓ　ａｎ　ＦＰＧＡ—ｂａｓｅｄ　ＤＤＳ　ｓｉｇｎａｌ　ｓｏｕｒｃｅ，ｓｏ　ｔｈａｔ　ｉｔ　ｃａｎ　ｏｕｔｐｕｔ　ｓｅｖｅｒａｌ　ｆｉｘｅｄ　ｗａｖｅｆｏｒｍｓ　ａｎｄ　ａｒｂｉｔｒａｒｙ　ｗａｖｅｆｏｒｍｓ　ｂａｓｅｄ　ｏｎ　ＦＰＧＡ　ａｎｄ　ｏｎ　ＬａｂＶＩＥＷ　ｈｏｓｔ—ｃｏｍｐｕｔｅｒ．　Ｋｅｙ　ｗｏｒｄｓ：ＦＰＧＡ；ＤＤＳ；ｖｉｒｔｕａｌ　ｉｎｓｔｕｍｅｎｔ　ｔｅｃｈｎｏｌｒｏｇｙ　传统的信号发生器采用模拟电路技术Ｉ１］，由分立元　件构成振荡电路和整形电路来产生各种波形。采用这种　技术的波形发生器电路结构复杂、体积庞大、稳定度和　器中加法器的其中一个输入端，以便加法器将其用于在　下个时钟信号的作用下继续与控制模块发出的频率控　制字　相加；另一方面，将这个数据作为相位累加器的　输出值送入波形存储器按照相位查找表查找，并由波形　存储器输出。最后，波形存储器的输出结果经数／模转换　（Ｄ／Ａ　Ｃｏｎｖｅｒｔｅｒ）和低通滤波器（Ｌｏｗ　Ｐａｓｓ　Ｆｉｌｔｅｒ）［４－５１的滤波　将其转换成所需要的模拟波形。相位累加器在时钟的作　准确度较差，难以产生较为复杂的波形信号。虚拟仪器＿２］　的出现是仪器发展史上的一场，代表着仪器发展的　最新方向和潮流，是信息技术的一个重要领域。本文的　主要工作是结合虚拟仪器技术进行任意波形发生器的　研究与设计。　用下，连续不断地进行频率控制字的线性累加，直至满　量时产生溢出，这样就完成了一个周期，也是ＤＤＳ合成　１　ＤＤＳ基本原理　ＤＤＳ的基本原理是利用采样原理，然后根据查表产　生波形。一个完整的ＤＤＳ原理如图１所示。　频率控制字　相位累加器　ＦＭ　ｒ肘ｂｉｔ１　信号的一个频率周期。　ＤＤＳ的输出频率由频率控制字　决定。输出频率与　系统时钟的关系为：　Ｆ０：—Ｘ￣ＳＹＳ　ＣＬＫ　（Ｎ　ｂｉｔ）　・　存储器ｌＨ叭Ｈ　　ｌ　ｌ　ｌ滤波器　———２　图１　ＤＤＳ原理　离散样本的个数由相位累加器位数Ⅳ决定，可以看　出在参考时钟频率ＳＹＳＣＬＫ不变的情况下，通过改变频　其电路一般包括基准时钟、相位累加器、波形存储　器、Ｄ／Ａ转换器和低通滤波器（ＬＰＦ）Ｉ　。每来一个时钟脉　冲　。　，就送入相位累加器一个频率控制字　。相位累加　器包括一个Ⅳ位加法器和一个累加寄存器，Ⅳ位加法器　将频率控制字　与相位累加寄存器寄存输出的累加相　位数据相加，把　与反馈的累加器输出端的相位数据　率控制字　就可以改变输出波形的频率，并且当频率控　制字　＝１时ＤＤＳ的输出频率最小。因此，ＤＤＳ输出分辨　率与相位累加器位数Ⅳ之间的关系为：　Ｆｏ：　ＳＹＳＣＬＫ　————　—一　一（２）　＼－，　２　之和再次送至累加寄存器的输入端。而相位累加器模块　中的累加寄存器在上一系统时钟信号周期作用下一方　面将已经存储在寄存器中的相位数据反馈到相位累加　２系统整体设计方案　本设计系统整体框图如图２所示。ＬａｂＶＩＥＷ【６］上位　机界面主要实现波形的选择调整和绘制，即实现对基于　《微型机与应用》２０１３年第３２卷第１８期　欢迎网上投稿ＷＷＷ．ｐｃａｃｈｉｎａ．ｃｏｍ　１７　Ｈａｒｄｗａｒｅ　Ｔｅｃｈｎｉｑｕｅ　分以及外围电路（包括数／模转换、放大和通信模块等）组　成。Ｎｉｏｓ　ＩＩ处理器用于与上位机ＬａｂＶＩＥＷ进行通信、控　ＬａｂＶＩＥＷ　Ｎｉ０ｓＩＩ　上位机　●　内棱　幅度控ｆｌ｛Ｉ　电路　制输出选通器、写任意波形数据至缓存器并输出，以及　调整频率控制字、幅度控制字等；波形存储器用于存储　正弦波、方波和三角波的波形数据；相位累加器是ＤＤＳ　的核心部分，由两个模块构成，分别是一个移位寄存器　和一个累加器；输出选通器用于选择将要输出的波形信　号形式（正弦波、方波、三角波或任意波形）。　配置方面采用了ＪＡＴＧ＋ＡＳ的配置方法ｌ　ｌ，其好处是　ｎ…▲　’　一ｂ　…＊　—Ｌ盟Ｉ．　…’　图２系统整体设计方案框图　ＦＰＧＡ的下位机硬件部分的控制。基于ＦＰＧＡ的下位机　硬件部分主要包含了ＤＤＳ模块以及外围电路部分。其　工作过程如下：ＬａｂＶＩＥＷ上位机负责波形的选择和调　可以在调试和设计阶段先用ＪＴＡＧ方式调试编写的程　整，当产生固定波形时，ＬａｂＶＩＥＷ上位机将所选择的波　序，待最终验证所有的程序已经完好无误后，再使用ＡＳ　形种类和频率范围传输给ＦＰＧＡ器件生成的ＮｉｏｓⅡ内　模式把已经修改好的程序下载写入到配置芯片里去。此　核，由Ｎｉｏｓ　ｌＩ首先向相位累加器模块输出频率控制字，　处用到了一块ＥＰＣＳ４ＳＩ８Ｎ芯片对其进行配置，配置芯片　相位累加器通过频率控制字的累加输出至波形存储器　以及两种配置连接如图３所示。　中进行波形寻址，将寻址到的波形输出送入数据选通　２．２上位机软件设计　器１７－８］。ＮｉｏｓⅡ同时向数据选通器送出一个数据选通信　ＬａｂＶＩＥＷ上位机主面板设计如图４所示。可以看　号，数据选通器根据选通信号决定输出波形的种类，然　出，主程序面板上提供了波形选择、频率调节、幅度调节　后将确定要输出的波形数据送入幅度控制电路，幅度控　等功能，其中波形选择包括了正弦波、方波和三角波以　制电路根据Ｎｉｏｓ　ｌＩ送来的幅度控制数据对波形数据进　及手工波形绘制；频率调节支持上下箭头和手工输入；　行幅值调整然后送人ＤＡＣ与运放电路，经过变换后输　幅度调节支持上下箭头调节。　出。如需产生任意手绘波形，则波形数据直接由Ｎｉｏｓ　ｌＩ　在波形绘制界面中，使用者可以通过鼠标点击在波　内核送至数据选通器，经选择幅度变换和Ｄ／Ａ转换后　形绘制面板上进行手工绘制。手工绘制波形时，使用者　输出。　按鼠标左键不放，在面板左侧的空白区域进行绘图，右　２．１　ＦＰＧＡ硬件电路部分整体结构设计　侧第一个窗口按照使用者绘制的鼠标图像进行采样取　系统硬件主要由ＰＬＬ锁相环【９１、ＭＹ　ＣＰＵ微控制器　值，显示采样点以及采样数据，绘制完成后点击停止。手　（Ｎｉｏｓ　ＩＩ）、波形数据ＲＯＭ存储器、相位累加器等核心部　绘波形功能的程序框图如图５所示，手绘波形的过程中　Ｖ∞３＿３Ｖ　，　３Ｑ　１０　（ａ）配置连接１　Ｖ　一　２１　一　１　２　ＴＤｏ　３　．１　Ｒ２１１０　ｋＱ　。　５　６　７　８　尺２Ｏ１Ｏ　ＫＱ　ＴＤＩ　口　１０　№ａｄｅｒ　（ｂ）配置连接２　图３　ＦＰＧＡ配置图　１８　《微型机与应用》２０１３年第３２卷第１８期　．．